在過去的兩年里,EDA領域發(fā)生著一件需要引起重視但似乎沒人關注的動向:硬件驗證工具(基本上是硬件仿真和基于FPGA的原型驗證)的收入超過了HDL或RTL Simulation的收入。
ESD聯盟每季度發(fā)布的統(tǒng)計報告顯示,從1995年到2018年,HDL Simulation的收入一直超過硬件仿真工具1億美元左右。
然而這一情況在2018年開始逆轉,并于2019年,硬件仿真工具銷售額超過了Simulation。
為什么會發(fā)生這種情況?是否有合理的理由去預測未來?
從歷史談起
在2000年初,最先進的工藝技術節(jié)點差不多是180nm,差不多是千萬量級的晶體管數量,設計結構由單核處理器、內存塊和硬連線邏輯(以一些商業(yè)IP和自定義塊的形式)組成。
一般都是在RTL設計上運行HDL Simulation,以及通過硬件驗證語言(HVL)測試臺進行測試,就可以很好地滿足硬件設計驗證。當時硬件仿真工具還處于初級階段,僅在電路內仿真(ICE)模式下部署,并處理真實世界的輸入,以執(zhí)行CPU和GPU的系統(tǒng)級驗證。
當時,嵌入式軟件并不流行,在開發(fā)時,它的驗證要么在RTL達到穩(wěn)定后基于FPGA的原型上完成,要么在預生產的芯片Demo上完成。
在隨后的二十年中,工藝技術節(jié)點不斷縮小,硬件設計的復雜性繼續(xù)增加。這種方法學形成了一個多層次的結構,包括各種處理核心、大量內存以及許多IP和自定義塊。今天,最大的設計接近100億個晶體管,增加了三個數量級。
在硬件擴展的同時,軟件也實現了更多的功能。與硬件一樣,軟件采用多層分層堆棧的形式。
這種狀態(tài)極大地影響了芯片設計的總體成本,并深刻地改變了設計驗證方法。
圖2:與工藝技術節(jié)點所對應的,設計最先進芯片的成本正在飆升。在28nm及以下,嵌入式軟件驗證和硬件驗證部分的成本最高。來源:IBS
圖4顯示了每個過程技術節(jié)點在硬件驗證和軟件驗證方面的花費,其中軟件驗證開銷已經超過了硬件驗證開銷。
圖3:由于工藝技術節(jié)點變小,硬件驗證和軟件驗證的年度預算正在增長。
新的驗證/驗證要求:數十億門的萬億次循環(huán)
半導體設計領域中的變化影響了設計驗證方法,尤其是HDL Simulation,它的吞吐量已經突破天際。考慮下超10億門的設計中,對硬件和嵌入式軟件進行詳盡的驗證需要什么。
嵌入式軟件包括驅動程序、一個或多個操作系統(tǒng)、中間件和應用程序。所有這些都與硬件交互。任何一種情況下的任何異常都會影響到整體,從而使驗證/驗證團隊本已十分艱巨的任務更加惡化。挖掘深層次的錯誤,無論是硬件還是軟件,都需要將其結果進行充分驗證。
今天,驗證團隊必須處理另一項任務。為了在競爭激烈的環(huán)境中取勝,新設計必須在提供高性能和低功耗方面優(yōu)于競爭對手。這兩個目標都必須在開發(fā)階段得到驗證,然后才能進行設計。
實際上,這意味著需要在十億個測試中的門設計(DUT)上處理數萬億個驗證周期。無論其復雜性如何,任何測試臺都無法實現該目標。它只能通過處理真實的應用程序或實際的工作負載基準來滿足。
結論
只有硬件輔助驗證工具(如硬件仿真器和FPGA原型)才具有引導操作系統(tǒng)和執(zhí)行驗證、仿真和分析DUT所需的整個軟件堆棧的吞吐量。
值得注意的是,模擬器和FPGA原型的總擁有成本(COO)明顯高于HDL Simulation的COO,這也解釋了為什么2018年其收入超過了HDL Simulation的收入。撇開不談,芯片設計驗證小組也必須依靠仿真器和FPGA原型來實現他們的目標。因此,這一趨勢將持續(xù)下去。
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史海拾趣
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