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賽靈思:用FPGA構(gòu)建功耗優(yōu)化的設(shè)計

發(fā)布者:HeavenlyMelody最新更新時間:2009-04-20 來源: 電子工程世界 手機(jī)看文章 掃描二維碼
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      “有客戶告訴我,如果在價格相同的情況下,他們會選擇功耗更低的綠色環(huán)保的產(chǎn)品。”賽靈思亞太區(qū)通信業(yè)務(wù)拓展高級經(jīng)理梁曉明道出了如今企業(yè)的需求。

      日前由EEWORLD承辦的中國電子技術(shù)年會低功耗創(chuàng)新設(shè)計論壇在深圳如期舉行,會議上,梁曉明為與會者展示了賽靈思新一代低功耗技術(shù)。

      降低功耗帶來的好處毋庸置疑,但隨著技術(shù)趨勢的不斷推演,系統(tǒng)功耗也隨之增加。梁曉明解釋,首先隨著晶體管的尺寸不斷縮小,柵氧化層變薄,更短通道的晶體管會帶來嚴(yán)重的電流泄漏。其次,隨著處理量的增加,工作頻率也需要隨之提高,動態(tài)功耗也會相應(yīng)的增加。而更大容量的邏輯單元也會令每個器件產(chǎn)生更多的功耗。

      但賽靈思并不恐懼來自工藝及架構(gòu)帶來的挑戰(zhàn),“賽靈思新一代制程的FPGA,從工藝、架構(gòu)、工具以及電壓選擇方面都適應(yīng)了低功耗設(shè)計需求。”梁曉明在接下來的演講中闡述了賽靈思降低靜態(tài)及動態(tài)功耗的方法。

      在工藝技術(shù)方面,Virtex-6提供了總計四種晶體管類別,梁指出不同類型的晶體管可以令工程師在功耗與性能之間做出平衡選擇。

      架構(gòu)的增進(jìn)則主要改善了器件的動態(tài)功耗,LUT6(六輸入查找表)相比較之前的LUT4,網(wǎng)表、連接或者路徑等資源都可以得到有效降低,梁曉明預(yù)測:“今后FPGA每一個門的利用率將逐步上升,但信號走線消耗的資源將會越來越少。”另外賽靈思提供大量的經(jīng)過驗證的硬IP,從而可以避免反復(fù)設(shè)計一些常用的功能,工程師能夠采用更少的邏輯單元完成設(shè)計任務(wù)。賽靈思同時提供了低功耗“-1L”部件,可以令總功耗的降低達(dá)到極限。

      此外,賽靈思一直在致力于通過軟件改善功耗分析,2006年只有功耗優(yōu)化路線演進(jìn)到至今約有10余種支持功耗分析功能,包括設(shè)計之前的工具Xpower估計器(XPE)以及設(shè)計實現(xiàn)之后的工具Xpower分析器(XPA)。梁曉明強調(diào):“XPE甚至在采用ISE之間即可進(jìn)行快速功耗估計,XPA則可以通過實際設(shè)計實現(xiàn)中提供的信息準(zhǔn)確的進(jìn)行功耗估計?!?/P>

      “賽靈思作為悠久歷史的FPGA廠商,希望在降低功耗上面有進(jìn)一步突破。”梁曉明總結(jié)道,“我認(rèn)為我們的努力已經(jīng)取得了一定的成果?!?/P>

引用地址:賽靈思:用FPGA構(gòu)建功耗優(yōu)化的設(shè)計

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